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    作者:欧阳洋葱

    链接:

    会被发现,从几个维度上被发现:

    1.被研究机构发现

    国外有多家知名研究机构,典型如 TechInsights,还有 Wikichip,都很喜欢去仔细量一量尖端工艺的晶体管、标准单元到底各部分尺寸如何...主要是 Fin Pitch(FinFET 的那个鳍间距),还有 Gate Pitch,最小金属间距之类的,然后公布出来;还喜欢画张图,表示不同厂商不同工艺的晶体管密度(下图)(www.bei5.cn)。

    Intel 只要敢造出来,人家就敢买回去量一量,然后告诉大家,这货其实是 14nm+++++++...

    (虽然我不清楚他们是怎么“量”的,但实际上在供应链上,原本就有为制造商提供这种“量测”服务的企业,典型的比如美国的 KLA,算是测试测量领域的重要环节吧——当然人家的测试测量主要是让企业发现生产缺陷、做良率分析的。我这边其实有演示图,但貌似人家不给放)

    其实三星的 8nm 工艺就属于类似的东西——用 Wikichip 的话来讲,其实 8nm LPP 本质上是个 10nm+ 工艺,摘录我之前翻译自 Wikichip 的一段话:

    “三星早前宣称,其 10nm 工艺的 gate pitch 是 64nm,Wikichip 从高通获悉实际的值应该是68nm。M1, Mx pitch 为 48nm(interconnect pitch 最小金属间距)。在8nm 这个节点上,这两个值分别是 64nm、44nm,相较 10LPP 节点的确有缩减,但缩减幅度比较有限,相比台积电 N7 的距离也不小。而且三星 8nm LPP 的 fin pitch 相较 10nm LPP 没有变化。”

    所以光天化日之下,这种事做起来也并不好看...

    Wikichip制表,单位:百万晶体管/每平方毫米

    2.被用户发现

    这个主要是使用层面的,毕竟媒体、爱好者都很喜欢搞跨代横评,两代产品一比功耗、发热,那还不是明眼就看得出来?即便大家没有确凿的证据,也可以公告天下:这代工艺未免也太水了。其实一些硬核用户,做更细致的分析,我相信可以发现个八九不离十的。

    用了新工艺,可以提个频率之类的吧,频率稍微提一提,结果功耗大涨、效率大翻车,这个也还是相当丢人的。所谓的“新工艺”IPC 没提升、发热悲剧、效率在峰值性能下直线下滑,那估计还能面临个集体诉讼什么的。

    3.有关数据杜撰

    我觉得比较尴尬的一点是,如果假装这代工艺是 10nm,那你开发布会的时候要怎么说呢?起码一些必要的数据是必须公布的,比如讲讲这代晶体管结构怎么样,第几代 FinFET 了?用了第几代 high-k,一些关键层是怎么做曝光的,晶体管密度提升如何等等。

    如果是假的,那全套数据都得事先编一编,才能公布给市场和媒体。这个事情还是比较尴尬的吧...就算撇开 Wikichip 这类机构,其实从更粗粒度去分析芯片,也可以让你的杜撰数据漏洞百出。

    尤其如果微架构不变的话,那么工艺提升了,die size 应该会有个相应的缩减(照个 die shot,AnandTech 这种专业媒体分分钟给你标出整个 die 哪部分是 CPU core,哪部分是 cache,尺寸真的也是一目了然)——这种问题又怎么跟公众解释;

    如果微架构也调了,工艺也提升了,那应该算是个大迭代了——一方面微架构怎么调的你需要说个 1、2、3 出来,有时还需要说说为什么这么调整。如果你用了更多的晶体管去实现某些 feature,那究竟是否需要这些 die size,其实也可以做些理论分析。而且假装微架构、工艺都提升,结果实际连 IPC 都没怎么变,这怎么忽悠呢?

    另外,很多国家机构、商业企业都会针对尖端产品去搞逆向工程——像 Intel 这种龙头企业更是如此了,活在聚光灯下的代价就是这样;苹果、高通、华为这种亦如是。

    如果你是个小厂,宣称自己搞了个什么先进工艺,人家可能还懒得理你,但在聚光灯下这一搞我觉得还是相当丢人的...

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